Definizione e sviluppo di un'architettura Hardware per la calibrazione di reti di Digital Beamforming

This work presents an implementation of digital beamforming in FPGA. With an ideal beamformer we can increase transmission performance or optimize the antenna radiation pattern in order to cut-off undesired transmissions. But reality is very different. There are numerous nonidealities that afflict real beamforming systems. In the first part of this work the negative aspects of non ideals beamforming systems was studied. After a brief discussion of these, a LTI representation of the downconversion chains was chosen. Matlab and Simulink tools were used to implement and simulate a high level description of the system. Next, a fixed point implementation of Beamformer chain was developed. In some applications, such as digital beamforming networks, it is very important to obtain a perfect match between chains. This matching is obtained by ``chain equalization''. Due to a generality and unknown type of modulation and access, an independent method of RF chain equalization is presented. This equalization is based on an injected hidden training sequence. The Least Mean Squares (LMS) algorithm was chosen for updating the filter coefficients. Due to the time invariant and stationarity assumption, a cyclic LMS was developed for resource optimization. The filter was designed to meet the typical constraints of channel equalization or echo cancellation applications, requiring a large number of taps for the FIR filter but allowing for block or serial updating of the filter coefficients. Due to the time required by software simulation, a Hardware In the Loop (HIL) approach was used to speed up the verification phase. Finally, an implementation on Xilinx Virtex-2 PRO FPGA is presented. Few resources were used for each chain. The unused area and the embedded processor in FPGA can be used for the remaining signal processing.

In questo lavoro viene presentata un'implementazione di un sistema di Digital Beamforming su FPGA. Per mezzo di un digital beamfor possono essere migliorate le capacità in trasmissione o ricezione di un sistema di antenne, migliorandone il diagramma di radiazione complessivo, o modificando quest'ultimo in modo da attenuare sorgenti in particolari direzioni nello spazio. Purtroppo, però, le numerose non idealità che affliggono i sistemi reali rendono assai difficile perseguire gli scopi sopra enunciati. Nella prima parte di questo lavoro verranno analizzate le non idealità presenti nei sistemi di beamforming; successivamente l'attenzione verrà focalizzata sulla rappresentazione mediante un sistema LTI delle non idealità presenti su ogni catena analogica. Il sistema verrà quindi descritto e simulato ad alto livello mediante modelli Matlab-Simulink, e successivamente ne verrà data una sua rappresentazione in Fixed Point. In alcune applicazioni, come quelle di digital beamforming, è assai importante che le caratteristiche delle singole costituenti siano tra loro molto simili; tale scopo verrà perseguito mediante l'uso di un sottosistema di equalizzazione. Volendo rendere il sistema più generale possibile, e non essendo dato conoscere a priori le modalità di accesso o la metodologia di modulazione dei segnali trattati, verrà presentato un sistema di equalizzazione delle singole catene basato su ``sequenza di training nascosta''. I coefficienti del filtro equalizzatore verranno calcolati mediante l'algoritmo LMS (Least Mean Square) sulla base di una sequenza di training sovrapposta al segnale utente iniettata a monte del sistema. Essendo quest'ultimo approssimabile ad un sistema stazionario tempo invariante, è stato sviluppata un'implementazione ottimizzata dell'algoritmo di equalizzazione, la quale ha permesso un notevole risparmio di risorse Hardware, pur utilizzando un notevole numero di coefficienti. Al fine di rendere più spediti i processi di verifica dei singoli sottosistemi, si è fatto largo uso della metodologia di co--simulazione HIL (Hardware in The Loop). Infine verrà presentata l'implementazione del sistema su dispositivi FPGA Xilinx Virtex-2 PRO; i processi di sintesi e mapping mostrano che le risorse inutilizzate, ivi compresi i PowerPC 405 embedded, possono essere utilizzati per ulteriori elaborazioni di segnale a bordo del Beamformer.